Gestor de tareas para hardware dinámicamente reconfigurable 2D

Abstract

El proyecto consiste en una simulación de un gestor para tareas que han de ejecutarse en una FPGA. Para manejar el espacio libre disponible para ubicar las tareas dentro de la FPGA, se propone una estructura de datos, llamada Conjunto de Listas de Vértices (VLS); mediante la cuál se puede conocer la cantidad de espacio libre y la forma que tiene este espacio. Si no usáramos esta estructura, habría que recorrer toda la FPGA para saber qué posiciones están ocupadas, y posteriormente considerar qué posiciones son capaces de alojar la tarea, con el coste tan elevado que esto requiere en tiempo y espacio. Si se optara, por utilizar rectángulos para representar el espacio libre, como se propone en [BKKR2000], el coste para gestionarlos es bastante elevado.