Biblioteca de la Universidad Complutense de Madrid

Gestor de tareas para hardware dinámicamente reconfigurable 2D

Impacto



Sánchez Delgado, Raquel (2007) Gestor de tareas para hardware dinámicamente reconfigurable 2D. [Trabajo Fin de Máster]

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Resumen

El proyecto consiste en una simulación de un gestor para tareas que han de ejecutarse en una FPGA. Para manejar el espacio libre disponible para ubicar las tareas dentro de la FPGA, se propone una estructura de datos, llamada Conjunto de Listas de Vértices (VLS); mediante la cuál se puede conocer la cantidad de espacio libre y la forma que tiene este espacio.
Si no usáramos esta estructura, habría que recorrer toda la FPGA para saber qué posiciones están ocupadas, y posteriormente considerar qué posiciones son capaces de
alojar la tarea, con el coste tan elevado que esto requiere en tiempo y espacio. Si se optara, por utilizar rectángulos para representar el espacio libre, como se propone en
[BKKR2000], el coste para gestionarlos es bastante elevado.


Tipo de documento:Trabajo Fin de Máster
Información Adicional:

Master en Investigación en Informática, Facultad de Informática, Departamento de Arquitectura de Computadores y Automática , curso 2006-2007

Directores (o tutores):
NombreEmail del director (o tutor)
Mecha López, Hortensia
Palabras clave:Hardware dinámicamente reconfigurable, 2D, Gestor de tareas, FPGA, Conjunto de Listas de Vértices, VLS
Materias:Ciencias > Informática > Hardware
Código ID:10271
Depositado:22 Mar 2010 15:14
Última Modificación:06 Feb 2014 08:40

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