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Aceleración de procesamiento intensivo mediante plataformas de hardware reconfigurable

Martínez Pacheco, Emilio and Navarro Polo, Federico Yeray and González Sánchez-Migallón, Antonio (2007) Aceleración de procesamiento intensivo mediante plataformas de hardware reconfigurable. [Coursework] (Unpublished)

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Abstract

El objetivo del proyecto es conseguir aprovechar la gran potencia y versatilidad que ofrece el hardware reconfigurable (FPGA) para liberar al procesador del PC de cálculos intensivos que demande una determinada aplicación. Para ello se ha creado una interfaz entre el host PC y la FPGA a través del bus PCI que permita la utilización de ésta última como una tarjeta aceleradora de propósito general.
El sistema, haciendo uso de la principal característica del hardware reconfigurable como es la flexibilidad, intentará conseguir una determinada aceleración, siempre de forma individual, de distintos perfiles de ejecución, como por ejemplo una red neuronal o un algoritmo específico. Idealmente está pensado para tareas que necesiten mínima comunicación con el exterior, esto es, algoritmos de cálculos pesados con transacciones de entrada/salida muy sencillas. Como ejemplo de un perfil determinado que cumpla estos requerimientos se ha elegido el algoritmo criptográfico AES (Advanced Encryption Standard), un esquema de cifrado por bloques adoptado como un estándar por el gobierno de los Estados Unidos.
Para la realización del proyecto se ha utilizado una FPGA “Spartan IIE”. En ésta se ha introducido un puente (Bridge PCI-Wishbone) entre el bus PCI y el sistema para facilitar la gestión del protocolo del primero, siendo más sencillo el manejo de sus señales. El sistema completo estará formado por distintos módulos que ejecuten cada uno de los perfiles de ejecución anteriormente citados.
El elemento central del proyecto entorno al que ha girado la mayor implementación del mismo ha sido la comunicación del host con el dispositivo a través del conector PCI existente en este último.
[ABSTRACT]
The main target of the project is to get benefit of the great strength and versatility of reconfigurable hardware (FPGA) for freeing the PC multiprocessor from the task of making complex and intensive calculus. To achieve this, it has been created an interface through PCI port between host PC and FPGA, allowing the use of the FPGA like a general purpose acceleration card.
The system takes advantage of the most determinant feature of reconfigurable hardware, flexibility, for achieving acceleration in different execution profiles, like could be a neural network or a specific algorithm. The system is focused in tasks which require minimal communication between the nodes, in order to avoid non relative to calculus tasks, like data load. Examples of this could algorithms with heavy operations and simple I/O. A profile which could satisfy this requisite is the cryptographic algorithm AES, a block cipher scheme adopted like a standard by the government of United States.
For the development of the project it has been used a FPGA Spartan IIE. It has been programmed with a bridge PCI-Wishbone to allow a simplified communication between the implemented system and the PCI port. Besides the PCI Bridge, the system counts with different hardware modules which carry out the distinct execution profiles already mentioned.
The most relevant aspect of the project, and in which the most part of the work has been focused, is the communication between the host and the device through the PCI port.


Item Type:Coursework
Additional Information:

Trabajo de la asignatura Sistemas Informáticos (Facultad de Informática, Curso 2006-2007)

Uncontrolled Keywords:Aceleración, AES, Bridge, Bus, Controlador W32, FPGA, ISE, PCI, Spartan II-E, VHDL, WinDriver, Wishbone
Subjects:Sciences > Computer science > Expert systems (Computer science)
ID Code:9152
Deposited On:02 Jul 2009 10:41
Last Modified:06 Feb 2014 08:20

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