Publication: Reducción del consumo de potencia en unidades funcionales mediante cotejo de códigos de operación
Loading...
Files
Official URL
Full text at PDC
Publication Date
2009-11-30
Authors
Advisors (or tutors)
Editors
Journal Title
Journal ISSN
Volume Title
Publisher
Universidad Complutense de Madrid, Servicio de Publicaciones
Citations
Exportar
Abstract
En los últimos años se han producido importantes avances en los procesos de integración de transistores. Esto ha hecho aumentar enormemente las prestaciones de los procesadores actuales. Estos avances tecnológicos traen asociados una serie de problemas que el diseñador tiene que tener presentes. El consumo de potencia aparece, entre otros, como uno de los principales problemas que se debe tener en cuenta en todos los aspectos del diseño de los sistemas actuales y desde las primeras etapas. Dentro de los distintos módulos del procesador, la unidad de ejecución es uno de los que presenta mayor interés a la hora de proponer técnicas de reducción del consumo en los GPPs. Esto es debido principalmente a : a)Las UFs (de enteros y punto flotante) son una de las estructuras que más consumen, representando el 20 % del consumo total del procesador. Esto las sitúa al nivel de las caches y las colas de lanzamiento, con su lógica de wake-up. b)Son módulos que se usan en cada ciclo - aumento de la temperatura y aumento del consumo estático.c) Son estructuras que están replicadas - aumenta el número de transistores en la unidad de ejecución y aumenta la densidad de potencia, posibles aparciones de puntos calientes. d) Existen menos técnicas para reducir su consumo que en otros módulos. El trabajo de investigación desarrollado en esta tesis se centra en reducir el consumo de potencia en la unidad de ejecución de los GPPs mediante el uso de sumadores de diferentes tamaños y por lo tanto diferentes consumos. La propuesta se presenta a nivel de microarquitectura y consiste en sustituir algunos de los sumadores de enteros de 64-bits de los procesadores modernos, que están diseñados para ser rápidos lo que les hace tener un alto consumo de potencia, por sumadores de enteros de 32/24- bits, qule no necesitan ser tan rápidos (ya que el máximo retardo lo marca el sumador de 64-bits) y por lo tantos su consumo tanto estático como dinámico es bastante menor. Con esta técnica se consigue reducir tanto el consumo estático como el dinámico en las unidades funcionales sin afectar prácticamente al rendimiento.
Description
Tesis de la Universidad Complutense de Madrid, Facultad de Informática, Departamento de Arquitectura de Computadores y Automática, leída el 27-03-2009