Integración de una caché de datos en el sistema en chip SweRVolf
Integration of a Data Cache in the SweRVolf System on Chip

Impacto

Downloads

Downloads per month over past year



Carballo Boullosa, Alfonso and Balbás Sánchez, Christian (2021) Integración de una caché de datos en el sistema en chip SweRVolf. [Trabajo Fin de Grado]

[thumbnail of CARBALLO BOULLOSA 85817_ALFONSO_CARBALLO_BOULLOSA_Integracion_de_una_Cache_de_Datos_en_el_Sistema_en_Chip_SweRVolf_784051_1203902352.pdf]
Preview
PDF
Creative Commons Attribution Non-commercial.

1MB


Abstract

Hoy en día el acceso a memoria limita en gran medida el rendimiento de un procesador, por ello, es muy importante tener una jerarquía de memoria que reduzca en lo posible la latencia de acceso a memoria, siendo especialmente relevante el uso de memorias caché.
SweRVolf es un System on Chip (SOC) de código abierto de Western Digital, que integra un procesador RISC-V de la misma compañía, el SweRV EH1. Este procesador dispone de una caché de instrucciones, pero de datos. En este proyecto proponemos un diseño propio de una caché de datos que incorporaremos en la ruta de datos del Swerv EH1.
En nuestro diseño hemos procurado cuidar el aspecto didáctico, tratando que la caché sea configurable, de modo que el usuario pueda escoger distintas políticas de escritura, el tamaño de la caché o el número de vías en tiempo de compilación.
Además del desarrollo de la caché también realizamos pruebas de verificación para comprobar la corrección de ésta.

Resumen (otros idiomas)

Nowadays memory access greatly limits the performance of a processor, therefore, it is very important to have a memory hierarchy that reduces memory access latency as much as possible, that causes the use of cache memories to become especially relevant. SweRVolf is an open-source System on Chip from Western Digital, which integrates the SweRV EH1 a RISC-V processor from the same company. This processor has an instruction cache, but no data cache. In this project we will design our own data cache memory and will be incorporated into the Swerv EH1 data path. Our design is focused to be didactic, ensuring that the cache is configurable, so that the user can choose different writing policies, the size of the cache or the number of paths at compile time. In addition to the development of the cache, we also carry out verification tests to verify the correctness of the cache.

Item Type:Trabajo Fin de Grado
Additional Information:

Trabajo Fin de Grado en Ingeniería de Computadores y en Grado de Ingeniería Informática, Facultad de Informática UCM, Departamento de Arquitectura de Computadores y Automática, Curso 2020/2021

Directors:
Directors
Tenllado Van Der Reijden, Christian Tomás
Gómez Pérez, José Ignacio
Uncontrolled Keywords:Caché, Memoria, Procesador, RISC-V, SweRV, SOC.
Palabras clave (otros idiomas):Cache, Memory, Processor, RISC-V, SweRV, SOC.
Subjects:Sciences > Computer science
Título de Grado:Grado en Ingeniería de Computadores / Grado en Ingeniería Informática
ID Code:66810
Deposited On:13 Jul 2021 17:16
Last Modified:13 Jul 2021 17:16

Origin of downloads

Repository Staff Only: item control page